Пожертвування 15 вересня 2024 – 1 жовтня 2024
Про збір коштів
пошук книг
книги
Пожертвування:
18.4% досягнуто
Увійти
Увійти
авторизованим користувачам доступні:
персональні рекомедації
Telegram бот
історія завантажувань
надіслати на Email чи Kindle
управління добірками
зберігання у вибране
Особисте
Запити на книги
Вивчення
Z-Recommend
Перелік книг
Найпопулярніші
Категорії
Участь
Підтримати
Завантаження
Litera Library
Пожертвувати паперові книги
Додати паперові книги
Search paper books
Відкрити LITERA Point
Пошук ключових слів
Main
Пошук ключових слів
search
1
The Designers Guide to VHDL
Morgan Kaufmann
Peter J. Ashenden
signal
architecture
vhdl
figure
function
port
statement
declaration
package
values
component
array
input
statements
output
range
signals
attribute
integer
behavioral
shown
generic
map
standard
clk
configuration
bit_vector
memory
downto
parameter
assignment
signed
ports
declarations
instruction
vector
element
subtype
library
declared
boolean
clock
operations
unsigned
syntax
generate
simulation
synthesis
delay
ogic
Рік:
2001
Мова:
english
Файл:
DJVU, 5.54 MB
Ваші теги:
0
/
0
english, 2001
2
VHDL for Programmable Logic
Prentice Hall
Kevin Skahill
signal
synthesis
figure
port
output
clock
downto
std_logic
vhdl
listing
architecture
signals
device
product
reset
function
outputs
implementation
counter
buffer
input
programmable
inputs
simulation
select
std_logic_vector
functions
library
flip
component
idle
defined
designs
array
delay
map
statement
std_
elsif
bits
required
asserted
count
macrocell
package
cnt
equations
bit_vector
shown
statements
Рік:
1996
Мова:
english
Файл:
PDF, 53.15 MB
Ваші теги:
0
/
0
english, 1996
3
VHDL for programmable logic
Addison-Wesley
Kevin Skahill
signal
synthesis
figure
port
output
clock
downto
std_logic
vhdl
listing
architecture
signals
device
product
reset
function
outputs
implementation
counter
buffer
input
programmable
inputs
simulation
select
std_logic_vector
functions
flip
library
component
idle
defined
designs
array
delay
map
statement
std_
elsif
bits
required
asserted
count
macrocell
package
cnt
bit_vector
equations
shown
statements
Рік:
1996
Мова:
english
Файл:
PDF, 53.15 MB
Ваші теги:
0
/
0
english, 1996
4
电路设计与仿真技术实训 双色
北京:电子工业出版社
教育部,财政部组编;赵犁丰主编;谈世哲执行主编
key
responder
clock
reset
downto
settings
quartus
std
input
vector
port
vhdl
blaster
device
std_logic
freq
map
output
count
simulation
timing
binary
generic
total
clk
library
architecture
signal
altera
behave
key_keep
analysis
compilation
cyclone
rea
analyzer
component
integer
rra
stepper_motor
vhd
byte
directory
processing
rtl
selected
std_
synthesis
tools
devices
Рік:
2012
Мова:
chinese
Файл:
PDF, 36.40 MB
Ваші теги:
0
/
0
chinese, 2012
1
Перейдіть за
цим посиланням
або знайдіть бот "@BotFather" в Telegram
2
Надішліть команду /newbot
3
Вкажіть ім'я для вашого боту
4
Вкажіть ім'я користувача боту
5
Скопіюйте останнє повідомлення від BotFather та вставте його сюди
×
×